verilog十六位减法器每一秒减一

问题： verilog 十六位减法器 每一秒减一
描述:

verilog 十六位减法器 每秒减一

module clock_div(
input clk,
output clkout
    );
    reg clkout=0;   //此处有错误
    reg [25:0] div_counter=0;
    always@(posedge clk)
    begin
    if(div_counter>=50000000) begin
    clkout<=~clkout;
    div_counter<=0;
    end else begin
    div_counter<=div_counter+1;
    end
    end
endmodule
以上为分频器单独运行没有问题
module counter16(
input clk1,
output [15:0] counter,
output clkout1,
input restn
    );
//    parameter clk_fre=16'b1000;
    
    reg [15:0] counter;
   
    clock_div u(.clk(clk1),.clkout(clkout1));
    always@(posedge clkotut or negedge restn)
    begin
    if(!restn) 
        counter=16'b0;
    else begin 
    if(counter==0) counter=16'b1111111111111111;
    else counter=counter-1; 
    end
    end     
    
    
    //else begin
        
        
   // end    
endmodule
这是十六位减法器 每秒减一 可是每次运行就会有错误存在在分频器里
[Synth 8-2611] redeclaration of ansi port clkout is not allowed ["C:/Users/Administrator/EX_5/clock_div/clock_div.srcs/sources_1/new/clock_div.v":27]
如上