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问题：吉他教学视频初学者 初学者，这段代码哪里有问题，为什么没有输出
描述:
input [5:0] x;
output y,signal1,signal2;
parameter size = 6;
reg signal1;
reg signal2;
integer i;
reg data,enable;
reg y;
reg temp;
initial
begin
i=0;
signal1=1;
signal2=1;
data=0;
enable=0;
end
always @(i or signal1 or signal2 )
begin
//$display("111");
if(!x[i])
begin
//signal1[i+1]<=signal1[i];
//signal2[i+1]<=signal2[i];
i=i+1;
end
else
begin
temp=signal1;
signal1=signal2;
signal2=temp;
//signal1[i+1]<=signal2[i];
//signal2[i+1]<=signal1[i];
i=i+1;
end
end
always @(i)
begin
if(i==size)
begin
data<=signal1;
enable<=signal2;
end
end
always @(data or enable)
begin
if(enable)
y=data;
end
endmodule
编译没错误，可以运行，可是没有输出
解决方案1:
描述:
verilog
module delay(x,y,signal1,signal2);input [5:0] x;
output y,signal1,signal2;
parameter size = 6;
reg signal1;
reg signal2;
integer i;
reg data,enable;
reg y;
reg temp;
initial
begin
i=0;
signal1=1;
signal2=1;
data=0;
enable=0;
end
always @(i or signal1 or signal2 )
begin
//$display("111");
if(!x[i])
begin
//signal1[i+1]<=signal1[i];
//signal2[i+1]<=signal2[i];
i=i+1;
end
else
begin
temp=signal1;
signal1=signal2;
signal2=temp;
//signal1[i+1]<=signal2[i];
//signal2[i+1]<=signal1[i];
i=i+1;
end
end
always @(i)
begin
if(i==size)
begin
data<=signal1;
enable<=signal2;
end
end
always @(data or enable)
begin
if(enable)
y=data;
end
endmodule
编译没错误，可以运行，可是没有输出
解决方案1:
你的testbench呢？这里都是组合逻辑，你不加延迟仿真也没法看