佚名通过本文主要向大家介绍了fpga设计流程,fpga设计,无线通信fpga设计,fpga设计实例,基于fpga的数字钟设计等相关知识,希望对您有所帮助,也希望大家支持linkedu.com www.linkedu.com
问题： FPGA设计中如何减小clock skew
描述:
解决方案1:
描述:
FPGAclock skew时序分析
求教大神，clock skew过大，导致出现时序违规，怎么破？时钟是由DCM输出，且已经过BUFG。解决方案1:
使用源同步时钟，经过DCM后加bufg
解决方案2:有时候区域时钟的skew比较小，可以改用区域时钟。
解决方案3:xilinx的DCM不是很好
解决方案4:看下关键路径，将关键路径切开，或者手动修改模块布局布线