佚名通过本文主要向大家介绍了浮点乘法,浮点乘法运算,浮点乘法器,256个fp32浮点乘法器,ip核实现浮点乘法器等相关知识,希望对您有所帮助,也希望大家支持linkedu.com www.linkedu.com
问题： 浮点乘法器，由于设计原因两个输入不能同步
描述:
第一步一共是这4级运算，第二步加入新数据，用同一个使能信号，按照图上的就是110ns开始有新数据进来（新信号没有在图上显示），差了8个时钟。
解决方案1:
描述:
fpgaxilinxVerilog乘法器
16个rom中的数据（每个rom中64个数）两两相乘，在经过3级加法器两两相加，得到一组和（64个数），乘法器和加法器都用的浮点型；接着再用这64个数和一个新样本（64个数）相乘，得到结果。问题是第一步，由于乘法器和加法器的延迟，使得第二步的两个输入不同步，怎么解决。第一步一共是这4级运算，第二步加入新数据，用同一个使能信号，按照图上的就是110ns开始有新数据进来（新信号没有在图上显示），差了8个时钟。解决方案1:
同步就完了……
解决方案2:中间加ram 缓存 打两拍