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问题： 各位好友大神帮忙写一写，谢谢
描述:
我想把一段简单的C语言转换成Verilog语言，自己写了一下，感觉太占用资源，不知道有没有更好的办法，谢谢大家。
if(std<1.5)
{
nse[0]++;
}
else
{
nse[1]++;
}
描述:
Verilog设计
我想把一段简单的C语言转换成Verilog语言，自己写了一下，感觉太占用资源，不知道有没有更好的办法，谢谢大家。
if(std<1.5)
{
nse[0]++;
}
else
{
nse[1]++;
}