佚名通过本文主要向大家介绍了verilog 上升沿检测,verilog 上升沿,时钟上升沿,verilog时钟分频,verilog数字时钟等相关知识,希望对您有所帮助,也希望大家支持linkedu.com www.linkedu.com
问题：verilog如何用一个时钟的上升沿去启动一个计时器
描述:
想了一个办法，就是用一个时钟CLK的上升沿去启动一个计时器，计时器的用了一个周期更小的时钟mclk然后去计算
从开始到输出Q时间段mclk上升沿的个数，来计算D触发器的延时，请问应该怎么做，always语句无法嵌套，想不到实现方法，
或者你有更好的方法来计算D触发器的延时，能给出具体代码就更好了，谢谢，很急啊
解决方案1:
描述:
verilog 延时计算
要计算一个D触发器的延时，想了一个办法，就是用一个时钟CLK的上升沿去启动一个计时器，计时器的用了一个周期更小的时钟mclk然后去计算
从开始到输出Q时间段mclk上升沿的个数，来计算D触发器的延时，请问应该怎么做，always语句无法嵌套，想不到实现方法，
或者你有更好的方法来计算D触发器的延时，能给出具体代码就更好了，谢谢，很急啊
解决方案1:
这么做有必要么？器件的速度参数应该是都有的～